3皮米闸极全环制造进程是让电流经过的纺锤形通

2019-10-05 作者:金沙国际平台登录   |   浏览(84)

电工电气网】讯

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摩尔定律失效了吗?

三星近日发布了新一代3nm闸 极全环工 艺。外界预计三星将于2021年量产 3nm GAA工艺。 根据 Tomshardware 网站报道, 三星晶圆代工业务市场副总 Ryan Sanghyun Lee表示,三星从2002年以 来一直在开发GAA技术,通过使用纳 米 片 设 备 制 造 出 了 MBCFET (Multi-Bridge-Channel FET,多桥- 通道场效应管),该技术可以显著增 强晶体管性能,从而实现3nm工艺的 制造。

据韩媒《ZDNet Korea》报导,3纳米闸极全环制程是让电流经过的圆柱形通道环绕在闸口,和鳍式场效晶体管的构造相比,该技术能更加精密地控制电流。

近日,三星电子发布其3nm工艺技术路线图,与台积电再次在3nm节点上展开竞争。3nm以下工艺一直被公认为是摩尔定律最终失效的节点,随着晶体管的缩小将会遇到物理上的极限考验。而台积电与三星电子相继宣布推进3nm工艺则意味着半导体工艺的物理极限即将受到挑战。未来,半导体技术的演进路径将受到关注。

这是最近几年被反复提及的一个问题。自从 1965 年被提出到现在,摩尔定律一直在沿着半导体制程工艺不断增强的方向前进,但是到了 10 纳米时代,业界有不少声音认为摩尔定律已经逼近相应的物理极限,并将因此而失去效用。

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若将3纳米制程和最新量产的7纳米FinFET相比,芯片面积能减少45%左右,同时减少耗电量50%,并将性能提高35%。

三星计划2021年量产3nmGAA工艺

然而,在举行于 9 月 19 日的“英特尔精尖制造日”上,这家半导体行业的领军者针对以上问题给出了自己的答案。

如果将 3nm 工艺和新近量产 的 7nmFinFET 相比,芯片面积能 减 少 45% 左 右 , 同 时 减 少 耗 电 量 50% , 并 将 性 能 提 高 35% 。 当天的活动中,三星电子将 3nm 工程设计套件发送给半导体设计 企业,并共享人工智能、5G 移 动通信、无人驾驶、物联网等创 新应用的核心半导体技术。

当天活动中,三星电子将3纳米工程设计套件发送给半导体设计企业,并共享人工智能、5G移动通信、无人驾驶、物联网等第四次产业革命的核心半导体技术。工程设计套件在代工公司的制造制程中,支持优化设计的数据文件。半导体设计公司能通过此文件,更轻易地设计产品,缩短上市所需时间、提高竞争力。

三星电子在近日举办的“2019三星代工论坛”(Samsung Foundry Forum 2019)上,发布新一代3nm闸极全环(GAA,Gate-All-Around)工艺。外界预计三星将于2021年量产3nm GAA工艺。

Intel:摩尔定律不会过时

只要静电控制能力增加,闸极的长度 微缩就能持续进行,摩尔定律重新 获得延续。 此次,三星电子 3nm 制程将使 用 GAA 技术,并推出 MBCFET,目 的是确保 3nm 的实现。不过,三星 电子也表示,3nm 工艺闸极立体结 构的实现还需要 Pattern 显影、蒸 镀、蚀刻等一系列工程技术的革 新,并且为了减少寄生电容还要导 入替代铜的钴、钌等新材料,因此 还需要一段时间。

同时,三星电子计划在3纳米制程中,通过独家的多桥接通道场效应晶体管技术,争取半导体设计公司的青睐。多桥接通道场效应晶体管技术是进一步发展的“细长的钢丝型态”的闸极全环构造,以轻薄、细长的纳米薄片进行堆栈。该技术能够提升性能、降低耗电量,而且和FinFET工艺兼容性强,有直接利用现有设备、技术的优点。

根据Tomshardware网站报道,三星晶圆代工业务市场副总Ryan Sanghyun Lee表示,三星从2002年以来一直在开发GAA技术,通过使用纳米片设备制造出了MBCFET(Multi-Bridge-Channel FET,多桥-通道场效应管),该技术可以显著增强晶体管性能,从而实现3nm工艺的制造。

会上,Intel 执行副总裁兼制造、运营和销售集团总裁 Stacy Smith 对摩尔定律的意义进行了强调。他表示,按照摩尔本人的观察,芯片上的晶体管数量每隔 24 个月将增加一倍;也就是说,在半导体行业产品的性能每两年翻一倍,每个晶体管成本也随值下降。但是 Intel 认为,摩尔定律其实反映的是这样一个经济学原理:

另一方面,三星电子计划在下个月5日于上海进行代工论坛,并于7月3日、9月4日、10月10日分别在韩国首尔、日本东京、德国慕尼黑举行代工论坛。

如果将3nm工艺和新近量产的7nmFinFET相比,芯片面积能减少45%左右,同时减少耗电量50%,并将性能提高35%。当天的活动中,三星电子将3nm工程设计套件发送给半导体设计企业,并共享人工智能、5G移动通信、无人驾驶、物联网等创新应用的核心半导体技术。

按照特定节奏推动半导体制造能力的进步,我们就可以降低任何依赖于计算的商业模式的成本。

相关资料显示,目前14/16nm及以下的工艺多数采用立体结构,就是鳍式场效晶体管,此结构的晶体管内部通道是竖起来而被闸极包围的,因为形状像鱼类的鳍而得名,如此一来闸极偏压便能有效调控通道电位,因而改良开关特性。但是FinFET在经历了14/16nm、7/10nm这两个工艺世代后,不断拉高的深宽比(aspect ratio),让前道工艺已逼近物理极限,再继续微缩的话,电性能的提升和晶体管结构上都将遇到许多问题。

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因此学术界很早就提出5nm以下的工艺需要走“环绕式闸极”的结构,也就是FinFET中已经被闸极三面环绕的通道,在GAA中将是被闸极四面包围,预期这一结构将达到更好的供电与开关特性。只要静电控制能力增加,闸极的长度微缩就能持续进行,摩尔定律重新获得延续。

Smith 表示,目前业界经常用 16 纳米、14 纳米、10 纳米等制程节点数字来衡量半导体行业的工艺发展,这些数字的确曾经有它真实的物理意义,但现在却并非如此。实际上,Smith 给出了另外一个衡量性能的指标:晶体管密度。

此次,三星电子3nm制程将使用GAA技术,并推出MBCFET,目的是确保3nm的实现。不过,三星电子也表示,3nm工艺闸极立体结构的实现还需要Pattern显影、蒸镀、蚀刻等一系列工程技术的革新,并且为了减少寄生电容还要导入替代铜的钴、钌等新材料,因此还需要一段时间。

因此,为了提升晶体管密度,在推动制程工艺推进的同时,Intel 在 14 纳米制程中采用了鳍式场效应晶体管和超微缩技术,其中超微缩技术能够让 14 纳米和 10 纳米上的晶片面积缩小了 0.5 倍以上。

台积电、三星竞争尖端工艺制高点

针对市场上竞争对手用 14纳米、10纳米等制程节点数字来凸显优势的现象,Smith 也表示不屑。他表示,虽然数字变了,但在 FinFET 的技术上竞争对手产品的晶体管密度并没有提升;实际上,三星、台积电友商 10 纳米制程技术的晶体管密度只相当于 Intel 14 纳米制程的晶体管密度,并且前者推出的时间还比 Intel 晚了三年。

台积电也在积极推进3nm工艺。2018年台积电便宣布计划投入6000亿新台币兴建3nm工厂,希望在2020年动工,最快于2022年年底开始量产。日前有消息称,台积电3nm制程技术已进入实验阶段,在GAA技术上已有新突破。4月18日,在第一季度财报法说会中,台积电指出其3nm技术已经进入全面开发阶段。

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